HP Blade de servidor HP ProLiant BL620c G7 - Manual (Página 43)

◦ Directrices de ocupación de memoria auxiliar en línea ( Directrices de ocupación de memoria
auxiliar en línea en la página 42 )
◦ Directrices de ocupación de la réplica de memoria ( Directrices de ocupación de la réplica de
memoria en la página 43 )
Arquitectura del subsistema de memoria
La arquitectura de memoria de los procesadores de la familia Intel® Xeon® E7 y de los procesadores
de las series 6500/7500 está diseñada para aprovechar las múltiples etapas del entrelazado de
memorias y, de esa forma, reducir la latencia y aumentar el ancho de banda.
Cada procesador de la familia Intel Xeon E7 y de las series 6500/7500 contiene dos controladores de
memoria, tal y como muestra la ilustración siguiente. Cada controlador de memoria tiene dos buses
SMI que funcionan en modo de sincronía. Cada bus SMI se conecta a un SMB o búfer, tal y como
muestra la ilustración siguiente. El búfer convierte el SMI en DDR3 y expande la capacidad de memoria
del sistema. Cada búfer tiene dos canales DDR3 y admite hasta cuatro DIMM de un total de 16 DIMM
por procesador o 32 DIMM por blade de servidor HP ProLiant BL620c G7 con ambos procesadores
instalados.
Ni el número de DIMM o de rangos, ni la tensión afecta a la velocidad de la memoria. Todos los DIMM
funcionan a la velocidad más alta posible para ese procesador.
La velocidad de memoria DDR3 es una función de la velocidad de bus QPI admitida por el procesador:
● Los procesadores con velocidad QPI de 6,4 GT/S ejecutan la memoria a 1066 MT/s.
● Los procesadores con velocidad QPI de 5,6 GT/S ejecutan la memoria a 978 MT/s.
● Los procesadores con velocidad QPI de 4,8 GT/S ejecutan la memoria a 800 MT/s.
Las líneas de caché sucesivas se entrelazan entre los DIMM y los canales SMI de sincronía de los dos
controladores de memoria del procesador de modo que las líneas de caché adyacentes se encuentran
en controladores de memoria, SMI, DIMM y rangos DIMM diferentes, para obtener un mejor
rendimiento. Para aprovechar esta función, los DIMM deberán estar ocupados de modo uniforme entre
todos los canales SMI. Si un par de canales SMI tiene más DIMM que los demás, la memoria extra de
ese par de canales SMI no se beneficia del mecanismo de entrelazado a través de los controladores
de memoria.
Arquitectura de memoria para el procesador 1
Canal Ranura Número de ranura
1 A
E
4
3
2 C
G
2
1
3 A
E
5
6
4 C
G
7
8
5 B
F
12
11
36 Capítulo 4 Instalación de componentes opcionales de hardware ESES